자일링스 울트라스케일-1-.jpg

 

“자일링스 20nm 울트라스케일 기반의 소프트웨어 · 하드웨어 통합 지원으로,  성능 · 전력 · 이용률을 모두 선택할 수 있게 됐다!”

 

자일링스(Xilinx)는 4일 서울 서초구 JW메리어트 호텔에서 기자간담회를 개최하고 20나노 올 프로그래머블 울트라스케일(UltraScale) 포트폴리오의 출시와 함께 제품 문서 및 비바도(Vivado) 디자인 수트 지원을 발표했다.

 

자일링스 울트라스케일-2-.jpg

 

자일링스의 올 프로그래머블 울트라스케일(UltraScale) 포트폴리오 중 가장 고급 디바이스인 버텍스 울트라스케일 VU440 3D IC는 고객에게 추가 노드를 제공하는 고급 3D IC 기술을 이용하여 28나노에서 2배 높았던 밀도를 20나노에서 4배로 향상 시켜 4.4M 로직 셀을 지원하는 등 한 세대 앞선 밀도를 제공하는 것이 특징이다.

 

 자일링스 울트라스케일-0-.jpg

 

비바도(Vivado) 디자인 수트 2013.4는 킨텍스 미드레인지 및 버텍스 하이엔드 20나노 울트라스케일 제품군을 위한 상세한 디바이스 테이블, 제품 문서, 디자인 툴, 기법 등을 지원한다. 이에 따라 소프트웨어 디자이너들도 FPGA 디자인이 가능해져 보다 강력한 제품 경쟁력을 확보할 수 있으며, 디바이스 IP 선택부터 디버그에 이르기까지 통합 디자인 환경을 통해 초기 단계부터 문제를 검증할 수 있어 개발 시간과 비용을 획기적으로 개선시킬 수 있도록 했다.

 

즉, 경쟁사보다 한 세대 앞선 하드웨어와 이러한 하드웨어의 성능을 지원하는 소프트웨어를 동시에 제공해, 개발 기간을 단축시키고 타임투마켓(time-to-market)을 실현하는 등 비즈니스 경쟁력을 강화시킬 수 있다는 것이다.

 

자일링스는 올해 11월 초 최초의 20나노 실리콘을 내놓으며 울트라스케일 디바이스 출시를 위한 공격적인 행보를 이어갔다. 이 디바이스는 비바도 ASIC 강도 디자인 수트 및 울트라패스트(UltraFast) 디자인 기법과 결합된 업계 유일의 ASIC 클래스 프로그래머블 아키텍처로, ASIC 클래스로서의 강점을 가지고 있다.

이 가운데 ‘울트라패스트 디자인’은 제품 설계 초기 단계부터 문제를 체크하고 수정할 수 있도록 지원하는 기능으로, 제품의 완성 단계에서 발생할 수 있는 문제로부터 비용과 시간을 절약시킬 수 있도록 지원한다.

 

빈센트 통 자일링스 부사장-.jpg

 

자일링스 전 세계 품질 및 신제품 출시 담당 부사장이자 아시아 태평양 임원 스폰서(Executive Sponsor) 빈센트 통(Vincent Tong)은 “자일링스는 싱글 로드의 FPGAs를 시작으로 FPGAs, SoCs, 3D ICs 등 고객들의 다양한 요구를 반영할 수 있도록 폴트폴리오를 확장하고 있다”며 “이와 함께 고객사들이 성능과 전력 등에서 경쟁력 갖출 수 있도록 하드웨어와 소프트웨어의 통합 지원을 하고 있다”고 강조했다.

 

새로운 자일링스 울트라스케일 제품 포트폴리오는 울트라스케일 아키텍처와 게이트 밀도가 뛰어난 TSMC의 20SoC 프로세스를 기반으로 자일링스의 킨텍스(Kintex) 및 버텍스(Virtex) FPGA및 3D IC 제품군의 폭을 확장시키고 있다. 울트라스케일 디바이스는 1.5 ~2배의 체감 시스템 성능과 통합이 가능하며, 현재 이용할 수 있는 솔루션들의 절반 전력만 소모한다. 이 디바이스는 차세대 라우팅, ASIC 같은 클록킹, 로직 및 패브릭의 개선 등으로 인터커넥트 병목현상을 없애면서, 성능 하락 없이 90% 이상 꾸준한 디바이스 이용도를 달성하고 있다.

 

빈센트 통 부사장은 “오늘 발표한 20나노 제품군은 28나노를 대체하는 것이 아니라, 시장의 의견을 반영해 보완하는 제품이다. 20나노는 새로운 비즈니스의 문을 열면서도 16나노의 무대를 마련하는 역할을 할 것”이라고 설명했다.

 

자일링스 울트라스케일-3-.jpg

 

자일링스는 이날 7종의 킨텍스 울트라스케일과 35만에서 116만의 로직셀을 제공하는 6종의 버텍스 울트라스케일을 공개했다. 이들은 패밀리 마이그레이션 패스 기능을 통해 동일한 하드웨어에서 원하는 기능을 추가 및 삭제 하는 등 2년 후에도 사용할 수 있는 유용성을 제공하고 있다.

 

버텍스 울트라스케일 디바이스는 4.4M 로직 셀, 1,456 유저 I/O, 48 x 16.3 Gb/s 백플레인 성능의 트랜시버, 89 Mbits의 블록 RAM을 제공함으로써 자일링스의 업계 최고 성능 버텍스-7 2000T 디바이스를 두 배 이상 넘어서며 이전 기록을 깨고 있고, 50M 상당의 ASIC 게이트를 제공하고 있다.

 

넓어진 멀티플라이어, 고속 메모리 캐스케이딩(cascading), 28Gb/s 백플레인, 33Gb/s 칩투칩(chip-to-chip) 트랜시버, 통합 100Gb/s 이더넷 MAC 및 150Gb/s 인터라켄 IP 코어의 추가 등 주요 아키텍처 블록 개선 외에도, 풀 라인 레이트에서 스마트 프로세싱으로 초당 수 백 기가비트의 시스템 성능을 발휘한다.

 

재프로그래밍(re-programmability) 기능을 새롭게 추가했다. 버텍스 울트라스케일 VU440 디바이스는 ASIC 클래스 아키텍처를 채용하여 확장성을 더욱 높였으며, 차세대 라우팅, ASIC과 유사한 클로킹, 전원 관리, 인터커넥트 병목현상 제거, 중요 경로 최적화 등을 이용해 활용도를 최대 90%까지 달성한다.

 

또한, 20나노 버텍스 울트라스케일 디바이스는 400G MuxSAR, 400G 트랜스폰더, 400G MAC-to 인터라켄(Interlaken) 브릿지 애플리케이션의 싱글 칩 구현에 필요한 최고 시스템 성능과 대역폭을 제공하고 있다.

 

3D IC 기술로 제작된 킨텍스 울트라스케일 FPGA는 최대 1.16M 로직 셀, 5,520 최적화 DSP 슬라이스, 76 Mbits의 BRAM, 16.3Gbps 백플레인 기능의 트랜시버, PCIe Gen3 하드 블록, 통합 100Gb/s 이더넷 MAC, 150Gb/s 인터라켄(Interlaken) IP 코어, DDR4 메모리 인터페이스를 제공하고 있다.

 

자일링스 울트라스케일-전경-.jpg

 

이러한 성능의 중심에는 2세대 SSI(Stacked Silicon Interconnect) 기술에 있다. TSMC의 CoWoS 제조 기술에 기반한 SSI 기술은 5배 더 많은 인터 다이 대역폭과 슬라이스 경계에서의 통합 클록킹 아키텍처가 특징으로, 가상의 모놀리식 디자인 체험이 가능하다. 이를 통해 경쟁 제품보다 2~4배 용량의 디바이스 개발을 가능하게 하고 있다.

 

지난 2011년, 버텍스-7 2000T 디바이스에서 처음 선보인 SSI 기술은 68억 트랜지스터로 만들어졌으며, 당시에는 파격적인 2M 로직 셀을 이용할 수 있도록 했다. 이는 20M ASIC게이트에 상당하는 수치이다.

 

빈센트 통 부사장은 “기술 발전에 따라 네트워크는 100Gbps에서 1Tbps로, 영상은 풀HD인 1080P에서 4K/8K(OLED), 무선 통신은 3G에서 NxN LTE 어드밴스드, 메모리 5TBPS,  DSP 성능은 8TMACs 등을 요구하고 있다”고 시장을 전망한 뒤 “자일링스의 울트라스케일 포트폴리오는 이러한 시장의 요구 사항을 수용하고 반영하고 있다”고 강조했다.

 

자일링스 울트라스케일-8-.jpg

 

그는 이를 위한 노력의 일환으로 ‘울트라스 스케일 아케텍쳐’를 소개했다. 대용량 데이터 처리 애플리케이션이 증가함에 따라 버스 폭은 넓어지고, 데이터를 처리하는 시간을 줄이기 위해 클럭 스피드는 높아지지만, 각 요소를 연결하는 라우팅에서 병목 현상이 발생한다.

 

이러한 딜레이를 해결하기 위해 제품의 크기를 확장하는 것처럼 리소스를 투입할 수 있지만, 비용 대비 소득은 약하다는 것이다. 이를 위해 자일링스는 라우팅 아키텍처를 다시 디자인해서 2배의 효과 얻을 수 있도록 지원하고 최적화된 로직 셀 패킹 등을 통해 병목 현상을 최소화시키는 기술 등을 제공하고 있다는 것이다.

 

그는 “이러한 기술을 탑재하고 있는 울트라스케일을 기존 제품에 적용시키면 90%의 성능 향상은 물론 보다 낮은 비용과 낮은 전력 소모 등의 효과를 얻을 수 있다”고 강조했다.

 

자일링스 울트라스케일-5-.jpg

 

피엔에프뉴스 / www.pnfnews.com  

Share